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74LS109 Dual J-K Positive-edge-triggered Flip-Flop IC

特性和规格

这里是一些重要的功能和规格74年ls109集成电路

  1. 积极的触发边缘
  2. 工作电压:4.75V - 5.25V DC
  3. 频率在正常电压(最大):35MHz
  4. 传输延迟(最大):20ns
  5. 高输出电流:8ma
  6. 低输出电流:0.4 mA

注意:更多的技术信息可在74年ls109数据表,链接在本页底部。

74年ls109引出线的配置

该IC共有16个引脚,可以参考下表了解该引脚的配置74年ls109J-K触发器IC

密码

针式

销的描述

1

CLR1”

Active Low Clear Pin 1

2

j - 1

输入j - 1

3.

K1的

有源低输入1

4

CLK

时钟输入1

5

1前'

预置引脚1

6

1问

有源高输出1

7

1 q '

有源低输出1

8

接地

地面

9

2问

有源低输出2

10

2问

有源高输出2

11

2前

预设引脚2

12

CLK2

时钟输入2

13

K2”

有源低输入K2

14

J2

输入J2

15

CLR2”

有源低清除引脚2

16

VCC

积极的电源电压

J-K触发器IC的工作原理

JK拖鞋是最有效的一种人字拖,可用于各种应用。它是以它的发明者杰克·基尔比的名字命名的。这个触发器有两个输入J和K以及两个输出Q和Q '。触发器具有时钟、清除和预置引脚。由于74LS109内部有两个触发器,两个触发器都可以单独使用。

连接JK触发器IC很简单,IC使用5V电源,输入(J, K)和输出(Q, Q ')由引脚的最小/最大供电电压提供。如前所述,JK引脚是输入引脚,可以给定电源电压,并可以使用电阻向下拉,以避免任何浮动值。当我们需要复位触发器时,复位引脚应该接地。时钟管脚负责改变输出状态,PWM信号可以提供给时钟管脚,输出将在信号上升沿改变。

74年ls109真值表

参考上面的真值表,可以了解不同输入参数下的输出状态。

可用的包

PDIP、GDIP PDSO

选择

CD4027, 74hc107d, 74109, 74hc112d

应用程序

这里有一些应用JK触发器集成电路

  1. 计数器
  2. 频率分规
  3. 寄存器
部分数据表

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